分頻器不太優雅地映射到典型硬件。以萊迪思ICE40 FPGA為例。

讓我們比較一下兩種情況：這個8x8位與16位乘數：

 模塊乘法（clk，a，b，結果）；
   輸入clk;
   輸入[7：0] a;
   輸入[7：0] b;
   輸出[15：0]結果；
   總是@（posedge clk）
     結果= a * b;
endmodule //乘法
 

這個除法器將8位和8位操作數減少為8位結果：

 模塊除法（clk，a，b，result）;
   輸入clk;
   輸入[7：0] a;
   輸入[7：0] b;
   輸出[7：0]結果；
   總是@（posedge clk）
     結果= a / b;
結束模塊//除
 

（是的，我知道，時鐘什麼都沒有做）

將multiplier映射到ICE40 FPGA時生成的原理圖的概述可以在此處和divider 此處中找到。

Yosys的綜合統計數據是：

相乘

• 線數：155
• 線位數：214
• 公共線路數量：4
• 公共電匯位數：33
• 內存數量：0
• 內存位數：0
• 進程數：0
• 單元數：191
  • SB_CARRY 10
  • SB_DFF 16
  • SB_LUT4 165

除

• 線數：145
• 線位數：320
• 公共線路數量：4
• 公共電匯位數：25
• 內存數量：0
• 內存位數：0
• 進程數：0
• 單元數：219
  • SB_CARRY 85
  • SB_DFF 8
  • SB_LUT4 126

值得注意的是，為全角乘法器和最大除法器生成的Verilog的大小不是那麼極端。但是，如果您看下面的圖片，您會注意到乘法器的深度可能為15，而除法器的深度更像是50左右。關鍵路徑（即在操作過程中可能出現的最長路徑）決定了速度！

無論如何，您將無法閱讀該內容，以獲得視覺印象。我認為可能會發現複雜性上的差異。這些是單週期乘法器/除法器！

相乘

在ICE40上相乘（警告：〜100 Mpixel圖像）

劃分

（在ICE40上劃分）（警告：〜100 Mpixel圖像）

每個時鐘週期我們可以有多個邏輯層，但是有一個限制，取決於我們的時鐘速度和我們的半導體工藝，究竟可以有多少個邏輯層以及這些邏輯層有多複雜。

但是，有很多不同的乘法算法，我不知道微控制器可以使用哪種算法

大多數計算機中的乘法都使用二進制長乘法的變體。二進制長乘法涉及

• 將一個操作數移動各種不同的量
• 根據第二個操作數計算移位數字
• 將掩蔽的結果加在一起。

因此，讓我們看一下如何在硬件中實現它。

• 轉移只是我們如何連接事物的問題，因此它是免費的。
• 屏蔽需要AND門。這意味著一層邏輯，因此從時間的角度來看很便宜。
• 由於需要進位鏈，因此添加相對昂貴。幸運的是，我們可以使用一個技巧。對於大多數加法階段，我們可以將三個數字相加產生兩個，而不是將兩個數字相加產生一個。

因此，讓我們估算一個16位結果的8x8乘法器需要多少邏輯級。為簡單起見，假設我們不嘗試針對並非所有中間結果在所有位置上都有位的事實進行優化。

讓我們假設一個完整的加法器是在兩個“門級”中實現的。

• 1個遮罩可產生8個中間結果。
• 2添加三個數字的組，以將8個中間結果減少到6
• 2添加三個數字的組，以將6個中間結果減少到4
• 2將三個數字相加，以將4個中間結果減少為3
• 2將三個數字相加，以將3個中間結果減少為2
• 32將最後兩個結果相加。

因此，總共約有41個邏輯階段。其中大部分是用於將最後兩個中間結果相加。

通過在最後一步中使用進位超前加法器，可以利用並非所有中間結果都存在所有位的事實（這基本上是dada乘法器的作用）來進一步改善這一點。通過將7個數字相加產生3個而不是3個產生2個（以更多的門和更寬的門為代價減少階段數）等。

雖然這只是所有次要細節，但重要的是，將兩個n位數字相乘並產生2n位結果所需的級數與n大致成比例。

另一方面，如果我們查看除法算法，則會發現它們都在哪裡有一個迭代過程。

1. 一次迭代完成的工作很大程度上取決於前一次迭代的結果。
2. 實施迭代所需的邏輯階段數大致與n成正比（減法和比較的複雜度與加法非常相似）
3. 迭代次數也大致與n成正比。
ol>

因此實現除法所需的邏輯級數大致與n平方成正比。

慢除法本質上是迭代的，因此往往需要更長的時間。使用查找表，慢速分割算法比簡單算法更快。SRT算法每個週期產生兩位。此類表中的錯誤是臭名昭著的 Pentium FDIV錯誤（大約1994年）的原因。然後是所謂的快速劃分算法。

當然，原則上，您可以簡單地使用一個巨大的查找表來計算兩個數字的乘積或商，從而在一個週期內獲得結果，但是隨著每個數字位數的增加，這往往會很快變得不切實際。增加。

可以在一個時鐘週期內完成除法算法（實際上是任何算法）。如果您願意為額外的晶體管付費並降低允許的時鐘速率。

假設您有一組門，這些門實現了現有多周期除法算法的一個時鐘週期。要使算法為單週期，請使用多級硬件（類似於多周期算法的一個階段中使用的硬件），其中一個階段的輸出將饋送到下一個階段。

當然不這樣做的原因是它使用了很多晶體管。例如，對於16位劃分，它可能會使用多出近16倍的晶體管。同時具有更多級的門會降低最大允許時鐘頻率（因為存在更多級的傳播延遲）。

實用除法算法全部基於收斂到商的數值套件。

• 有加法，例如不可恢復或SRT，其方法是在商中添加或刪除2 ^ N並相應地在部分餘數上添加或刪除2 ^ N *除數，直到其收斂到零為止。

• 有乘法方法，例如Newton-Raphson或Goldshmidth，它們是求根方法，其中除法是通過求逆來計算的。

加法在每個循環中提供一位或幾位。乘法方法將每個週期的位數加倍，但需要一些初始近似值，通常是通過常數表獲得的。

“慢速”和“快速”兩種面額具有誤導性，因為實際速度取決於位數，功能專用的硬件數量（並且快速乘法器非常大）...

除法比乘法要慢，因為沒有直接的並行方法來計算它：要么進行迭代，要么複製硬件以級聯（或流水線）的塊形式實現迭代。

為什麼在微控制器上硬件的劃分要比乘法的時間長得多？

這不是電子問題。充其量是一個計算機問題，可以更好地解決堆棧溢出問題。

例如參見：乘法比浮點除法快嗎？

實際上，這是一個現實生活中的問題：為什麼除法要比乘法花費那麼長的時間？

您希望在紙上算什麼？

  51 * 82
 

或

  4182/51
 

除法比乘法花時間更長，因為它很難做到。。