為了獲得邏輯的同相操作（即AND或OR與NAND或NOR），您需要以共漏模式（也稱為“源極跟隨器”模式）操作晶體管。

在這種邏輯模式下的問題：

• 沒有電壓增益。經過多個階段後，信號消失了。
• 輸入和輸出之間存在明顯的偏移（稱為閾值電壓）。高電平輸出將低於相應的高電平輸入。

這些問題加在一起意味著您無法將此門的輸出連接到自身另一副本的輸入。這使得它對於構建更複雜的電路毫無用處。

這就是為什麼所有成功的邏輯系列 ^{1 sup>都是使用共源（或共發射極）模式的晶體管構建的，該晶體管具有顯著的電壓增益並且在輸入和輸出之間沒有累積偏移—輸出相對於輸入反相。因此，基本功能包括反轉：NAND或NOR。}

作為獎勵，NAND和NOR門“功能完善”，這意味著您可以從所有NAND門或所有NOR門構建任何邏輯功能（包括鎖存器和触發器之類的存儲元件）。 / p>

^{1 sup>具體來說，是使用電壓作為邏輯狀態的邏輯系列。這包括RTL，DTL，TTL，PMOS，NMOS和CMOS。實際上，諸如 ECL的電流模式邏輯系列確實結合了發射極跟隨器和共基極晶體管，以達到相同的目的，同時避免了飽和（速度）。}

您要描述的是 PMOS邏輯。與CMOS相比，它具有一些明顯的缺點：

• 如果電阻器的值很低，則當柵極處於活動狀態時，柵極將消耗大量的靜態功率。CMOS門不進行主動開關時，基本上不消耗功率。

• 如果電阻器的值很高，則柵極緩慢關閉，因為由輸出驅動的任何柵極的電容都必須通過電阻器放電。此外，高價值電阻器可能會比一組互補晶體管消耗更多的面積。

• 出於與過程相關的原因，PMOS的效率要低於反邏輯- NMOS邏輯。

我認為還沒有人提到的一個原因：技術限制：

與晶體管相比，

1. 芯片上的電阻大量。為了獲得可觀的價值，我們正在談論比最小的晶體管大幾個數量級的情況。換句話說，除了使用適當的CMOS所獲得的所有其他優勢（靜態電流，驅動電平，輸出擺幅）外，它也便宜很多。

2. 模式：邏輯上的晶體管可以這麼小，因為它們是以重複的方式進行構圖的。這也使他們可以獲得更高的產量和更一致的性能。扔電阻會破壞這一點。

3. 電容：邏輯系統中速度的限制是下一級的電容。更大的電容意味著需要更慢的性能（更低的性能）或更大的驅動強度（更大的晶體管，更大的面積，更大的靜態電流，更多的功耗，更大的電容呈現給前一級）。大電阻器可能會為您提供大量電容，因為它會佔用很大的面積。這可能會損害性能。

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有時這是在更專業的技術上完成的，這些技術可能沒有好的邏輯晶體管（用於模擬/ RF應用）。

晶體管電阻器邏輯是一個知識領域。依賴電阻的邏輯門的特性與使用晶體管的邏輯門的特性非常不同。首先，保持高態的下拉電阻會持續消耗功率。對於電池供電或高密度設計而言，這可能是個問題。反之亦然（對於下拉保持低電平）。

速度和驅動強度是另一個差異很大的區域。靜態時，CMOS中使用的推挽輸出結構可以快速切換而不會消耗功率。

請注意，您繪製的電路根本無法工作。除非輸入電壓高於VCC，否則不能將NMOS置於頂部分支。如果輸出負載很大，那麼電路將無法驅動VCC附近的任何地方。它甚至可能還不夠高，以至於不能被某些邏輯門識別為“高”。

這不只是頑固的。事實證明，除非在本質上是反相的（如NAND和NOR一樣），否則要構建一個可以在一個階段切換軌到軌的東西非常困難。這就是“與”門使用“與非”後跟“非”（反相器）的真正原因。世界上沒有人知道用少於6個晶體管製造通用CMOS AND門的方法。同樣適用於OR。

在TTL邏輯中的一個主要原因（我會在大多數邏輯系列中建議）是增益元件在反相。要獲得具有良好驅動特性的同相輸出，需要額外的反相器。

這個逆變器是壞事。

• 它使用電源
• 它會降低邏輯功能
• 通常，您並不關心反轉，有時您會需要它。

由於我們通常使用離散的門來對抗速度（或者我們曾經是它們的唯一選擇），所以倒轉的門統治了一天。提供同相門（將7400與7408比較）。

此示例的主要示例是或非或反相門。對於典型的TTL數字，其傳播延遲與NAND和NOR相同，但是它包含兩個邏輯電平。

使用CMOS設計的優點很多：

1. 在您描述的NMOS邏輯中，如果輸出為高電平（兩個輸入均為高電平），則電流有一條直接（電阻）路徑。因此，在那種情況下，即使在穩態下，門也會消耗大量功率（V ^ 2 / R）。但是，在CMOS中，只有當所有四個晶體管都導通時（即：當柵極開關時），電流才能流過。
通常，很難在矽上實現電阻並佔用大量芯片空間。精確的電阻值實際上也無法實現。
2. 在NMOS邏輯中，輸出電壓不可能達到其最大值（+ 5V），因為在達到某個最小值之後，晶體管將開始關閉（從而關閉充電支路）。這直接意味著降低了噪聲容限。
CMOS邏輯可以非常容易地用於製造晶體管數量很少，功耗低以及高速運行的任何電路。因此，將電路的一部分製成NMOS（具有電阻性負載）非常麻煩且效率低下。 ol>

因此，使用“與非”門再加上反相器來設計“與”門。

在NAND之外構建AND，可讓人們使用最小的邏輯門尺寸，並選擇反相器中兩個（也只有兩個）晶體管來驅動線路。這樣可以最大程度地提高速度並最大程度地降低功率損耗，但只需要為額外的晶體管使用更多的面積即可（考慮了在預期應用中驅動線路所需的電阻大小）。

另外，分享我在大學裡學到的一些智慧（很久以前在一個遙遠的星系中……）：我們曾經很喜歡關於門陣列邏輯的演講。最後，一位學生問，當所有這些“與非”門都在芯片上時，工程師為什麼要費心地減少使用的“與非”門的數量？主持人的答案一直困擾著我30年：因為如果我們不這樣做，我們的競爭對手就會這樣做。

如果您的競爭對手可以製造出更快，更省電的電路，而成本卻沒有明顯的差異，那麼使用電阻器是商業上的錯誤，而不僅僅是工程上的錯誤。

通過非放大門的邏輯信號最終將比開始時要弱得多。雖然可以在芯片內包括一個非反相AND門，但弱輸出饋電的門的開關速度可能比強輸出饋電的門的開關慢得多，以至於將信號通過NAND反相器傳遞所需的時間，而另一個門則可能比用弱輸出AND取代NAND和反相器要小。

請注意，即使一個人同時具有NMOS和PMOS晶體管並且想要建立一個弱輸出的AND門，也應該以類似於CMOS NOR門的方式構造該門，但是要反轉NMOS和PMOS晶體管，因此以免產生靜態功耗。電阻非常昂貴，因此除非絕對必要，否則應避免使用它們。

但是，在其他答案中沒有提到的一點是，反相門可以包含串聯輸出和並聯輸出的混合。例如，可能有一個實用的複雜門，僅使用一個反轉級別即可計算“不（（X和Y）或（X和Z）或（Y和Z））”。儘管使用“與”將其輸出饋送到電路中的多個位置並不現實，但可以在“或”門的一個或多個輸入上包括“與”門，或者在一個或多個門上包括“或”門。 “與非”門的更多輸入。