不幸的是，正確的旁路和接地似乎沒有被很好地教導和理解。它們實際上是兩個獨立的問題。您在詢問旁路問題，但也隱含地接地。

對於大多數信號問題，這種情況也不例外，它有助於在時域和頻域中考慮它們。從理論上講，您可以在其中任何一個進行分析，然後在數學上進行轉換，但是它們各自對人腦提供了不同的見識。

去耦提供了一種近乎蓄能的功能，可以使電流的短期變化消除電壓畫。返回電源的線路具有一定的電感，在產生更多電流之前，電源需要一些時間來響應電壓降。在一塊板上，它通常可以在幾微秒（us）或我們的數十秒之內趕上。但是，數字芯片可以在幾納秒（ns）內大量改變其電流消耗。去耦電容必須靠近數字芯片電源，地線才能發揮作用，否則這些線芯中的電感會妨礙其在主電源饋入之前迅速提供額外的電流。

那是時域視圖。在頻域中，數字芯片的電源和接地引腳之間是交流電流源。直流電源來自主電源，一切都很好，因此我們將忽略直流。該電流源產生的頻率範圍很廣。一些頻率是如此之高，以至於在相對較長的時間內幾乎沒有電感，從而導致主電源開始成為很大的阻抗。這意味著那些高頻將導致局部電壓波動，除非對其進行處理。旁路電容是那些高頻的低阻抗分流器。同樣，旁路電容的引線必須短，否則其電感將過高，並妨礙電容器使芯片產生的高頻電流短路。

在這種情況下，所有佈局看起來不錯。每種情況下，蓋子都靠近電源和接地芯片。但是，由於不同的原因，我不喜歡其中的任何一個，而該原因是接地。

良好的接地比繞過更難解釋。真正要解決這個問題需要整本書，所以我只想提一下。接地的第一項工作是提供通用電壓基準，我們通常將基準電壓設為0V，因為其他所有因素均相對於接地網而言。但是，請考慮一下當您通過地面網絡運行電流時會發生什麼。它的電阻不為零，因此會導致接地不同點之間的電壓差很小。 PCB上銅平面的直流電阻通常足夠低，因此對於大多數電路來說，這並不是太大的問題。純數字電路至少具有100s的mV噪聲裕度，因此10s或100s的uV接地偏移量並不重要。在某些模擬電路中確實如此，但這不是我要解決的問題。

想一想，隨著流經接地層的電流頻率越來越高，會發生什麼。在某個點上，整個接地層的寬度僅為1/2波長。現在，您不再需要接地平面，而只有貼片天線。現在請記住，微控制器是具有高頻分量的寬帶電流源。如果您在整個接地平面上流過它的即時接地電流，甚至只有一點點，您就會擁有一個中心饋電的貼片天線。是為了使本地高頻電流遠離接地層。您要建立一個微控制器電源和接地連接的本地網絡，在本地繞過它們，然後每個主網絡電源和接地網絡只有一個連接。微控制器產生的高頻電流從電源引腳流出，經過旁路電容，然後回到接地引腳。在該環路周圍可能有很多討厭的高頻電流，但是如果該環路僅與電路板電源和接地網有一個連接，那麼這些電流將在很大程度上遠離它們。

因此，回到您的佈局，我不喜歡的是每個旁路電容似乎都有單獨的電源和接地過孔。如果這些是電路板的主要電源和接地層，那就不好了。如果您有足夠的層，並且過孔確實要連接到本地電源和接地層，那麼只要這些本地層僅在一個點上連接到主平面即可，這沒關係。

這樣做不需要本地飛機。我什至在兩層板上也經常使用本地電源和接地網技術。我先手動連接所有接地引腳和所有電源引腳，然後連接旁路電容，再連接晶體電路，然後再佈線。這些本地網絡可以是星形網絡，也可以是微控制器下方的任何網絡，仍然允許根據需要在其周圍路由其他信號。但是，再次，這些本地網絡必須與主板電源和接地網絡只有一個連接。如果您有板級接地平面，那麼通過某個地方會有一個 來將本地接地網連接到接地平面。

我通常走得更遠能夠。我將100nF或1uF陶瓷旁路電容放置在盡可能靠近電源和接地引腳的位置，然後將兩個本地網絡（電源和接地）佈線到饋電點，並在它們之間放一個較大的電容（通常為10uF），並進行單個連接並在帽的另一側連接到板的地面和電網。該次級電容為通過旁路旁路電容分流的高頻電流提供了另一個旁路。從電路板其餘部分的角度來看，微控制器的電源/接地饋電行為良好，沒有太多討厭的高頻信號。

因此，現在終於可以解決您的問題，即與您認為的最佳實踐相比，佈局是否重要。我認為您已經很好地繞過了芯片的電源/接地引腳。這意味著它應該可以正常運行。但是，如果每個都有一個到主接地層的單獨通孔，那麼以後可能會遇到EMI問題。您的電路可以正常運行，但是您可能無法合法出售它。請記住，RF發送和接收是相互的。能夠從其信號發射射頻信號的電路同樣容易受到那些信號拾取外部射頻信號的影響，​​並且在信號的頂部產生噪聲，因此這不僅僅是別人的問題。例如，在附近的壓縮機啟動之前，您的設備可能工作正常。這不僅是理論上的情況。我已經看到了完全一樣的案例，並且我希望這裡也有其他案例。一家公司生產的小玩意兒的生產成本為120美元。我被雇用來更新設計並在可能的情況下將生產成本控制在100美元以下。以前的工程師並不真正了解RF發射和接地。他的微處理器發出大量的射頻垃圾。他通過FCC測試的解決方案是將整個混亂包裹在一個罐子裡。他製作了一個六層板，底層接地，然後在生產時在討厭的部分焊接了一塊定制的鈑金。他認為，只要將所有不會輻射的金屬都封閉在金屬中即可。這是錯誤的，但我暫時不談。罐子確實減少了排放，因此它們只是通過FCC測試而以1/2 dB的餘音（不是很多）。

我的設計僅使用4層，即一個單板級接地平面，沒有電源平面，但是局部接地平面用於一些選擇的IC，這些IC具有這些局部接地平面和局部電源網的單點連接。長話短說，這超出了FCC限制15 dB（很多）。另一個好處是，該設備在某種程度上也是無線電接收器，而且安靜得多的電路將較少的噪聲輸入到無線電中，並有效地將其範圍擴大了一倍（也很多）。最終生產成本為$ 87。

因此，適當的旁路，接地，可視化和處理高頻環路電流確實很重要。在這種情況下，它有助於同時使產品變得更好和更便宜，而沒有得到該產品的工程師失去了工作。不，這確實是一個真實的故事。

配電網絡的主要目標是減少連接組件之間的電感。這對於您要用作基準的任何平面（例如“地面”，“ vref”或“回程”）而言都是最重要的，因為該網絡上的電壓將用作信號電壓的基準。 （例如，TTL信號的VIL / VIH閾值參考的是芯片的GND引腳，而不是VCC。）在大多數PCB應用中，電阻實際上並不那麼重要，因為總阻抗中的電感成分占主導地位。 （不過，在IC芯片上，這是相反的：電阻是阻抗的主要部分。）

請記住，這些問題對於高速（>1 MHz）電路最為重要。

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參考平面作為集總節點

首先要檢查的是，是否可以將參考平面視為集總節點，而不是傳輸線。如果信號的上升時間大於光從板的一個邊緣到另一邊緣再交叉的時間（銅製；一個好的經驗法則是每納秒8英寸），那麼您可以將參考平面視為集總元素，並且負載與去耦電容器之間的距離無關緊要。這是一個重要的決定，因為它會影響電源過孔和電源過孔的放置策略。

如果平面尺寸較大，則不僅需要在周圍分佈去耦電容器，還需要更多的去耦電容器，並且電容器必須在負載的上升時間範圍內去耦。

通過電感

我們將繼續努力使電感最小化，如果平面是一個集總元件，則零件和平面之間的電感將占主導地位。在第一個示例中考慮C19。從平面到芯片的電感與走線所包圍的面積直接相關。換句話說，遵循從電源平面到芯片的路徑，然後將接地引腳引回到接地平面，最後將環路閉合回到電源通孔。您的目標是最大程度地減小該面積，因為更少的電感意味著更大的帶寬，然後電感才成為去耦電容的主導。請記住，從表面到平面的過孔長度是路徑的一部分；將參考平面保持在曲面附近會很有幫助。在第一個和最後一個內層都作為參考平面的6個或更多層板中並不少見。

因此，儘管您的電感量很小（我猜是10-20 nH） ，可以通過給IC提供自己的過孔來減少它：給定您的過孔尺寸，一個靠近引腳97的過孔和另一個靠近引腳95的過孔將電感降低至3 nH左右。如果您負擔得起，較小的通孔將在這裡有所幫助。 （但是，坦白地說，由於您的部件是LQFP而不是BGA，所以這可能無濟於事，因為封裝中的引線框可能本身就貢獻了10 nH。或者由於... ）

互感

在真空中不存在導致負載或電容器的線和過孔。如果有供應線，則需要有返迴線。由於這些導線是流過電流的導線，因此它們會產生磁場，並且如果彼此之間的距離足夠近，則會產生互感。這可能是有害的（當增加總電感時）或有益的（當其減小總電感時）。

如果每根平行導線（我說是“導線”中包括跡線和通孔）中的電流都在同一方向上流動，則互感會增加自感，從而增加總電感。如果每條導線中的電流方向相反，則互感會從自感中減去，從而降低總和。因此，隨著導線之間距離的減小，此效果會變得更強。

因此，一對進入同一平面的導線應相距較遠（經驗法則：從表面到平面的距離要大於兩倍；如果您還沒有弄清楚疊層數，則假定PCB的厚度）以減少總電感。一對連接不同平面的電線（例如您發布的每個示例）應盡可能靠近。

切割平面

由於電感占主導地位，並且（對於高-速度信號）由電流流過電網的路徑確定，應避免平面切線，特別是如果有信號越過該切線，因為返回電流（傾向於直接沿著路徑走線）在信號走線下方以最大程度地減小環路面積和電感）必須大走彎路，從而增大電感。

減輕切口產生的電感的一種方法是使局部平面可以跳變在削減。在這種情況下，應使用多個通孔以最大程度地減小返回電流路徑的長度，但是，由於這些通孔通向同一平面，因此電流流向相同方向，因此不應將其放置在靠近每個通孔的位置其他，但應至少相隔兩個平面距離。

但是，應注意信號走線的長度要足夠長以成為傳輸線（即，長度超過一個上升或下降時間，以較短的時間為準），因為走線附近的接地會改變其阻抗。跟踪，引起反射（即過衝，下衝或振鈴）。這在千兆位速度信號中最為明顯。

時間不夠

我將探討“每個電源引腳一個0.1 uF電容器”策略如何與現代設計相得益彰。每個零件可以有幾十個電源引腳，但我現在必須上班了。詳細信息在下面的BeTheSignal和Altera PDN鏈接中。 / li>

另請參見

• Henry Ott，電磁兼容性工程 a>
• BeTheSignal.com
• Altera的配電網絡設計工具和應用說明- -這些都是針對Altera產品的，但是基本策略與任何高速數字設計有關。 PDN工具非常適合在給定物理參數和去耦電容器的情況下計算平面阻抗。通過向您展示實際情況，使“每個電源引腳上一個0.1 uF的電容帽”神話成為現實。

當您需要考慮電源線（走線，例如^{非常小的 sup>電阻）和去耦電容的行為時，我發現它傾向於幫助考慮走線形成的等效RC電路。}

這是您帖子中的三個帽子的簡單示意圖：
^{圖像中沒有極性，所以假設一個“電源”接地， sup>}

基本上有兩種去耦方法-A和C。B不是一個好主意。

A 將最有效地防止IC的噪聲傳播回系統的電源軌。但是，它實際上無法將開關電流從設備中解耦出-穩態電流和必須流過同一條跡線。

C 最有效地實現IC的去耦。您有一條單獨的路徑將電流切換到電容器。因此，引腳對地的高頻阻抗較低。但是，來自設備的更多開關噪聲將使其回到電源軌。另一方面，這確實導致IC引腳上的電壓淨降低，並降低了通過更有效地將其接地將高頻電源噪聲接地。

實際選擇取決於具體實現。我傾向於使用C，只要可能就使用多個電源軌。但是，在任何情況下，如果您沒有用於多個電源的電路板空間，並且將模擬和數字混合在一起，則假設去耦功效的損失不會造成任何損害，則可以保證A。

如果繪製等效的交流電路，方法之間的區別將變得更加清晰：

C具有兩條單獨的接地交流路徑，而A只有一條。

您的問題（所有問題）的答案在很大程度上取決於PWA周圍運行的頻率。

不管我要說什麼，請記住，大多數離散去耦電容在70 MHz以上都變得無用。經驗法則是，在L =波長/ 10處，物體開始像天線一樣工作。

波長= c / f;因此我們需要L < c /（10f）。 1 cm的特徵尺寸在3 GHz附近變得很重要。在鬆一口氣（因為您的時鐘僅以50 MHz運行）之前，請記住，您需要考慮時鐘沿的頻譜內容和芯片I / O引腳轉換。

通常，您想在板上放很多帽，和/或使用帶有專門設計的電源和接地層的板，這實際上將整個板變成了分佈式電容器。

引線電感和引線電感（L）約為15 nH /英寸。對於50 MHz時的頻譜含量，大約等於5歐姆/英寸，對於200 MHz時的頻譜含量，等於大約20歐姆/英寸。 N，並將L減小大約N倍。您的解耦方案具有有用的頻率範圍。該頻率範圍的低端由所有電容的總有效電容設置。頻率範圍的HIGH端與電容器的電容無關（我再說一遍，沒什麼）：它是電容器的引線電感和網絡中電容器數量（及其放置）的函數。有效的總電感與N成反比。十個10 nF的電容比1個100 nF的電容更好。最好使用100個電容，每個電容1 nF，甚至更好。個地方）。

保護您的A / D轉換免受噪聲干擾是我學習的另一個主題。

我希望這有助於回答您的一些問題。

旁路電容器具有四個主要功能：

1. 它們可最大程度地減少電源線上汲取的電流的快速變化（這種電流吸收的變化可能會導致EMI，或者可能會將噪聲耦合到電源上的其他設備
2. 它們最小化了VDD和VSS之間的電壓變化
3. 它們最小化了VSS與地之間的電壓
4. 它們最小化了VDD和電路板的正極之間的電壓 ol>

   圖（A）在Fake Name的答案中，到目前為止，最好的方法是最小化電源線上的變化，因為CPU汲取的電流變化必須先改變電容電壓，才能改變電源電流。相比之下，在圖（C）中，如果主電源的電感是旁路電容的10倍，那麼電源將看到任何電流尖峰的10％，而不管電容的大小有多大或有多完美。

   從最小化VDD和VSS之間的電壓變化的角度來看，圖（C）可能是最好的。我猜想，最小化電源電流的變化可能更重要，但是如果要保持VDD-VSS電壓的穩定更重要，則圖（C）可能會有一點優勢。

   唯一的優勢對於圖（B），我可以看到它可能最大程度地減小了VDD與電路板的正電源軌之間的差分電壓。優勢並不是很大，但是如果要翻轉導軌，它將使VSS與地之間的差分電壓最小。在某些應用中，這可能很重要。請注意，人為地增加正電源軌和VDD之間的電感可能有助於減小VSS與地之間的差分電壓。

作為與佈局問題分開的側面說明，請注意，有理由使用各種電容器值（例如1000pf，0.01uF和0.1uF），而不是整個電容器都使用0.1uF。

原因是電容器具有寄生電感。好的陶瓷電容器在諧振頻率下具有非常低的阻抗，該阻抗在較低頻率下由電容決定，而在較高頻率下由寄生電感決定。諧振頻率通常隨部件電容的增加而降低（主要是因為電感大致相同）。如果僅使用0.1uF電容器，則它們在較低的頻率下可提供良好的性能，但會限制高頻旁路。電容值的混合可以在一定頻率範圍內提供良好的性能。

我曾經與一位為Segway電機驅動器進行原理圖設計+佈局的工程師合作，他得到了DSP的模擬信號通過使用網絡分析儀更改電容器值並最小化接地平面阻抗，將數字轉換器的噪聲（主要來源是DSP系統時鐘）降低了5-10倍。

還有一個技巧可以使MCU的內部GND和VCC電源軌之間以及電源平面之間的阻抗最小。

每個未使用的MCU I / O引腳都應連接到GND或VCC ，這樣選擇的目的是使VCC和GND的未用引腳數量大致相同。這些引腳應配置為輸出，並應根據輸出連接到的電源軌來設置其邏輯值。

這樣，您可以在MCU內部電源之間提供額外的連接滑軌和板上的電源平面。這些連接只需經過封裝電感和ESR，以及在GPIO輸出驅動器中打開的mosfet的ESR。

^{模擬該電路 –使用 CircuitLab sup>}

創建的原理圖，這種技術非常有效地使MCU的內部空間與電源層保持聯繫，因此有時需要付費選擇給定MCU的引腳數超出所需數量的封裝，僅用於增加冗餘電源引腳數。如果您的電路板製造商可以解決這個問題，那麼您還應該首選無鉛（LCC）封裝，因為它們通常具有較低的電路闆對芯片的電感。您可能希望通過諮詢MCU的IBIS模型來進行驗證。

最好始終採用良好的做法，尤其是在這種類型的設計中，這不會涉及更多的工作或成本。

通孔應盡可能靠近電容器焊盤，使電感最小。電容器應靠近芯片的電源線和接地線。應避免在第二張圖片中進行路由，而第一張圖片並不理想。如果這是原型，我將修改生產版本的去耦。

除了在某些情況下芯片故障之外，您可能還會增加不必要的發射。

根據我的經驗，即使您的設計按原樣“工作”，我還是發現，如果您在去耦和旁路方面做得不好，您的電路將不可靠並且更容易受到電噪聲的影響。您可能還會發現，在實驗室中行之有效的，在現場可能行不通的。