Carl
2019-10-08 23:26:17 UTC
我已經得到了通過對FPGA進行編程來製作2位加法器的任務。FPGA如下所示：
但是，我什至不知道如何開始這項任務，因為我不明白自己在看什麼。
這些綠線應該做什麼，那些綠色和紅色形狀又如何？
我希望有人能為我澄清這一點，因為我真的很想理解。
PS：我不知道這對於了解正在發生的事情是否必不可少，但此數字也包括在問題單中：
歡迎來到EE.SE！這似乎是一個作業問題。因此，您需要向我們展示到目前為止的工作，並說明您遇到問題的哪一部分。供將來參考：EE.SE上的作業問題可享受/享受特殊待遇。我們不會提供完整的答案，僅在您已經證明了自己的足夠努力時才提供提示或蘇格拉底式的問題。否則，我們會給您帶來傷害，並同時被作業問題淹沒。另請參閱[此處]（http://meta.electronics.stackexchange.com/a/5120/7036）。
@DaveTweed儘管這是一個家庭作業問題，但不是典型的家庭作業問題。我認為這是完全可以的。
是的，但是OP正在要求提供本課程中應該已經提供的信息。我們不需要再次解釋。
通常，您可以使用HDL（例如Verilog）和製造商的工具鏈對FPGA進行編程，而無需查看發布的內容，
@DaveTweed同意。這裡只有兩種可能：或者沒有通知OP，在這種情況下，他的老師/課程有問題；或者或者他沒有吸收這些信息，在這種情況下，他或他的導師/課程可能有問題。在這兩種情況下，“足夠的努力”都應包括回到導師那里或重新閱讀課程資料。
@OrangeDog當然可以，但是一生中至少看到一次很方便。FPGA中的基本LUT架構十年來沒有發生變化，並且已經看到它使人們更容易理解為什麼例如在計算路徑中具有更多流水線級通常不需要更多資源。
坦率地說，我更喜歡將它作為家庭作業，而不是另一種無用的“實例化原語來構建半加法器，並將它們連接在一起以構建完整加法器”，自冷戰結束以來，這對任何人都沒有幫助（上一個， 那是）。
@OrangeDog是的，但這很可能是一種練習，以了解幕後的情況。是的，除非您自己開發工具鏈，否則沒有人會在此級別上工作。但是，在編寫HDL或至少在閱讀時序報告以試圖找出如何修改HDL以縮短關鍵路徑時，對工具必須使用的工具有所了解。
要告訴你一個秘密：全都是黑魔法。
如果您在講課的地方睡覺，那是唯一的魔術